何謂源同步 源同步(Source Synchronous)架構是一種實現多個晶片整合到低延遲的單晶片系統(system-on-chip, SOC)中的關鍵設計架構，特別在異質整合(Heterogeneous integration, HI)環境下，這種方式具有前景，可實現不同晶片之間的高帶寬和低延遲連接。然而，要確保低錯誤率和高性能，必須精確匹配strobe和數據通道。而這正是2D電路模擬無法滿足的要求，尤其是在高速數據情境下，時序分析變得更加複雜。 為了精確地模擬數據在複雜結構中的傳輸，包括中介層(Interposers)和網狀接地層等3D結構，需要使用更先進的3D模擬工具。本文章源自於由Intelligent Solutions BVBA的SI/EMC專家Dr. Hany Fahmy所撰寫的論文，該論文在DesignCon 2023上發表，闡述如何使用SIMULIA CST Studio Suite進行電磁模擬，計算源同步架構通道中的傳輸時間(flight time)，為工程師提供實現單晶片系統設計的關鍵工具和技術，以因應半導體行業不斷變化的挑戰。以下讓我們深入探討源同步架構的挑戰，並強調3D電磁模擬在解決這些挑戰中的重要性。 異質整合中的源同步挑戰 摩爾定律(Moore's law)曾經是支撐半導體產業的著名理論，但現在半導體技術已接近物理極限，並且開發成本急劇上升。為了提升晶片性能，異質整合已經成為一種關鍵策略，而源同步架構在連接不同晶片片段時起著關鍵作用。異質整合的優勢在於能夠將不同功能封裝在不同的晶片片段上，然後整合到單晶片系統中。實現這種整合需要使用高並行匯流排接口，通常涉及源同步架構；然而，實現低延遲同時也伴隨著挑戰，特別是在處理數據偏移和strobe路徑時。 比較2D與3D模擬 CST Studio Suite是一個強大的3D電磁模擬工具，尤其適用於半導體設計。利用CST Studio Suite進行源同步架構的電磁模擬，實現優異的單晶片系統設計。傳統的2D電路模擬無法準確捕捉高度整合通道中的垂直耦合效應，也無法考慮到導體厚度和電阻率等因素。特別是在高速數據通道中，即使微小的時序不匹配都可能引發嚴重錯誤。CST Studio Suite的3D全波模擬能夠更精確地預測訊號完整性和時序問題，並進行設計優化。 比較2D和3D模擬的結果(圖1)，凸顯了使用CST Studio Suite進行3D模擬的重要性。在相同的結構下，2D模擬估計的數據偏移不到1 ps，而3D模擬計算的數據偏移達到了10 ps，相當於10 Gbps數據通道上的10%的錯誤率。這巨大的差異表明2D模擬未能精確地考慮電路幾何結構對設計的影響，可能導致高速數據通道的嚴重錯誤。CST Studio Suite的3D全波模擬工具使工程師更可靠地預測性能並解決問題(圖2)。 圖1：用中介層作為介質來實現匹配的訊號路徑，以及Delta Flight-time模擬結果(左下圖為2D、右下為3D結果)。 圖2：Data Eye Width與Strobe-Centering Error的實測模擬比較(Correlation)。 3D全波模擬優勢 本文中，我們見證了CST Studio Suite在異質整合架構中的優越性能和可靠性。通過使用3D全波模擬，CST Studio Suite能夠精確地模擬並優化源同步架構的芯片連接，這對於高性能SOC的設計至關重要。這種一致性是實現設計成功的關鍵，特別是在當今的高速環境中；正確的模擬結果確保了設計的可靠性和性能，並有助於減少開發過程中的錯誤和重複測試。 關鍵字：低延遲、半導體設計、源同步架構、異質整合、3D全波模擬 資料來源： SIMULIA Blog